【跨市博弈】台積電可望將自身優勢進一步放大 - 信報財經新聞

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半導體相關產業的新聞最近又再熱烘烘。其中，台積電（TSMC）總裁魏哲家在最近的線上論壇中就表示，7奈米製程的晶片近期已達到10億粒出貨量的里程碑，至於5奈米製程的強化版，估計將在2021年正式進入量產。此外，從5奈米製程發展出來、也兼容5奈米IP的4奈米製程，預算會在明年第4季正式試產。管理層亦透露未來規劃，3奈米晶片最快2021年可面世，2022年進入量產；而2奈米晶片廠將落戶新竹。說了很多半導體製程正進展到幾奈米，這到底這代表什麼意思呢﹖

簡單來說，所謂的XX奈米，其實是指的是積體電路MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）柵極的寬度，也稱為柵長。柵長越短，理論上就可在相同大小的矽片上塞入更多電晶體。根據摩爾定律（Moore's law），積體電路上可容納的電晶體數量，每隔24個月就可以增加一倍（現時的標準已縮短至18個月）。傳統上，MOSFET是採用「平面式結構」，但隨著製程不斷微縮，閘極長度縮小造成「短通道效應」，奈米製程開始採用立體結構，也就是所謂FinFET「鰭式場效電晶體」。由於物理極限，到了5奈米以下的製程就需要採用GAA（Gate All Around）「環繞式閘極」的結構。

至於製造電晶體的方法，就是要將電路構造印在矽片上，而且讓生產良率保持穩定，光刻機（Mask Aligner）絕對是關鍵的設備。光刻機的原理和照相機差不多，底片是塗滿光敏膠的矽片；電路圖案經光刻機，縮微投射到底片，利用紫外線作類似「投影繪圖」，蝕刻掉一部分膠，露出矽面做化學處理。目前，半導體生產大多使用DUV（深紫外光）光刻機，但到了7奈米或以下的製程就需要採用DUV+ 多重曝光技術，或是EUV（極紫外光）光刻機。不過，製造光刻機的技術門檻非常之高，全球只有荷蘭的艾司摩爾（ASML）可生產EUV光刻機，而ASML幾乎壟斷著整個高端光刻機市場。

據台積電的表示，從2015年到2020年期間，台積電的產能年複合成長率高達28%。此外，其5奈米將會是目前全球最先進的晶片製程，而且其製程良率正迅速趕上前一代的7奈米，主要是得益於EUV技術的應用，減少了製程步驟和生產的風險。與7奈米製程比較，5奈米運算速度和邏輯密度分別可提升15%和80%，而功耗卻可降低30%。就競爭優勢來說，台積電在代工市場的佔有率高達53.9%，遙遙領先包括三星（17.4%）和GlobalFoundries（7.0%）等其他競爭對手。當然，台積電也並非全無隱憂。有投行就表示，現價已某程度上反映了英特爾將部分產品會交由台積電代工生產；此外到了明年第一季，庫存上升的風險，預期首季的營收將會錄得倒退。不過，英特爾延後產品推出時間，令其競爭優勢逐漸失去，加上競爭對手三星在晶片彙整電晶體數量的技術上並不如台積電，導致的代工市佔率不斷流失，從中線來看，在5G、雲端和高效能運算等需求不斷攀升下，台積電應可繼續將自身優勢進一步放大。

（筆者及相關人士持有台積電、ASML的財務權益）

家族辦公室投資經理

徐立言（本欄每周逢一、三刊出）

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